SRAM的基本單元有3種狀態(tài)：standby (電路處于空閑), reading (讀)與writing (修改內(nèi)容).SRAM的讀或?qū)懩Ｊ奖仨毞謩e具有"readability"（可讀）與"write stability"（寫(xiě)穩(wěn)定）.

 

Standby

 

如果字線(xiàn)（Word Line）沒(méi)有被選為高電平, 那么作為控制用的M5與M6兩個(gè)晶體管處于斷路，把基本單元與位線(xiàn)隔離。由M1 – M4組成的兩個(gè)反相器繼續(xù)保持其狀態(tài)，只要保持與高、低電平的連接。

 

Reading

 

假定存儲(chǔ)的內(nèi)容為1, 即在Q處的電平為高. 讀周期之初，兩根位線(xiàn)預(yù)充值為邏輯1, 隨后字線(xiàn)WL充高電平，使得兩個(gè)訪(fǎng)問(wèn)控制晶體管M5與M6通路。第二步是保存在Q的值傳遞給位線(xiàn)BL在它預(yù)充的電位，而瀉掉（BL非）預(yù)充的值，這是通過(guò)M1與M5的通路直接連到低電平使其值為邏輯0 (即Q的高電平使得晶體管M1通路). 在位線(xiàn)BL一側(cè)，晶體管M4與M6通路，把位線(xiàn)連接到VDD所代表的邏輯1 (M4作為P溝道場(chǎng)效應(yīng)管，由于柵極加了（Q非）的低電平而M4通路). 如果存儲(chǔ)的內(nèi)容為0, 相反的電路狀態(tài)將會(huì)使（BL非）為1而B(niǎo)L為0. 只需要（BL非）與BL有一個(gè)很小的電位差，讀取的放大電路將會(huì)辨識(shí)出哪根位線(xiàn)是1哪根是0. 敏感度越高，讀取速度越快。

 

Writing

 

寫(xiě)周期之初，把要寫(xiě)入的狀態(tài)加載到位線(xiàn)。如果要寫(xiě)入0，則設(shè)置（BL非）為1且BL為0。隨后字線(xiàn)WL加載為高電平，位線(xiàn)的狀態(tài)被載入SRAM的基本單元。這是通過(guò)位線(xiàn)輸入驅(qū)動(dòng)（的晶體管）被設(shè)計(jì)為比基本單元（的晶體管）更為強(qiáng)壯，使得位線(xiàn)狀態(tài)可以覆蓋基本單元交叉耦合的反相器的以前的狀態(tài)！

關(guān)鍵詞：SRAM